Ø        实验目的：

学习原理图输入及软件仿真。

Ø        实验环境及设备：

XILINX ISE 6.2软件。

Ø        实验内容:

1.         完成所给原理图的设计输入。

2.         对已完成的原理图进行VHDL转换和VHDL Test Bench 、Test Bench Waveform、ModelSim Simulator 仿真测试。

3.         学习观察器件下级原理图及由原理图生成模块的方法。一位全加法器的原理图设计输入及VHDL Test Bench 、Test Bench Waveform、ModelSim Simulator 仿真测试及VHDL转换。